設(shè)計(jì)PCB電路板的10個(gè)簡(jiǎn)單步驟

步驟5：定義設(shè)計(jì)規(guī)則和DFM要求

PCB設(shè)計(jì)規(guī)則類別的種類很多，您可能不需要為每個(gè)設(shè)計(jì)使用所有這些可用規(guī)則。 您可以通過(guò)在下面的PCB規(guī)則和約束編輯器中的列表中右鍵單擊有問(wèn)題的規(guī)則來(lái)選擇/取消選擇單個(gè)規(guī)則。

您確實(shí)使用的規(guī)則，尤其是用于制造的規(guī)則，應(yīng)符合PCB制造商設(shè)備的規(guī)格和公差。 諸如阻抗控制設(shè)計(jì)和許多高速/高頻設(shè)計(jì)之類的高1級(jí)設(shè)計(jì)可能需要遵循非常具體的設(shè)計(jì)規(guī)則，以確保您的產(chǎn)品正常工作。 始終檢查您的組件數(shù)據(jù)表以了解這些設(shè)計(jì)規(guī)則。

高速電路設(shè)計(jì)面臨的問(wèn)題

信號(hào)完整性

信號(hào)完整性（Signal Integrity，SI）是指信號(hào)在信號(hào)線上的質(zhì)量，即信號(hào)在電路中以正確的時(shí)序和電壓作出響應(yīng)的能力。如果電路中信號(hào)能夠以要求的時(shí)序、持續(xù)時(shí)間和電壓幅度到達(dá)接1收器，則可確定該電路具有較好的信號(hào)完整性。反之，當(dāng)信號(hào)不能正常響應(yīng)時(shí)，就出現(xiàn)了信號(hào)完整性問(wèn)題。

高速PCB的信號(hào)完整性問(wèn)題主要包括信號(hào)反射、串?dāng)_、信號(hào)延遲和時(shí)序錯(cuò)誤。

● 反射：信號(hào)在傳輸線上傳輸時(shí)，當(dāng)高速PCB上傳輸線的特征阻抗與信號(hào)的源端阻抗或負(fù)載阻抗不匹配時(shí)，信號(hào)會(huì)發(fā)生反射，使信號(hào)波形出現(xiàn)過(guò)沖、下沖和由此導(dǎo)致的振鈴現(xiàn)象。過(guò)沖（Overshoot）是指信號(hào)跳變的初個(gè)峰值（或谷值），它是在電源電平之上或參考地電平之下的額外電壓效應(yīng)；下沖（Undershoot）是指信號(hào)跳變的下一個(gè)谷值（或峰值）。過(guò)大的過(guò)沖電壓經(jīng)常長(zhǎng)期性地沖擊會(huì)造成器件的損壞，下沖會(huì)降低噪聲容限，振鈴增加了信號(hào)穩(wěn)定所需要的時(shí)間，從而影響到系統(tǒng)時(shí)序。

● 串?dāng)_：在PCB中，串?dāng)_是指當(dāng)信號(hào)在傳輸線上傳播時(shí)，因電磁能量通過(guò)互容和互感耦合對(duì)相鄰的傳輸線產(chǎn)生的不期望的噪聲干擾，它是由不同結(jié)構(gòu)引起的電磁場(chǎng)在同一區(qū)域里的相互作用而產(chǎn)生的。互容引發(fā)耦合電流，稱為容性串?dāng)_；而互感引發(fā)耦合電壓，稱為感性串?dāng)_。在PCB上，串?dāng)_與走線長(zhǎng)度、信號(hào)線間距，以及參考地平面的狀況等有關(guān)。

● 信號(hào)延遲和時(shí)序錯(cuò)誤：信號(hào)在PCB的導(dǎo)線上以有限的速度傳輸，信號(hào)從驅(qū)動(dòng)端發(fā)出到達(dá)接收端，其間存在一個(gè)傳輸延遲。過(guò)多的信號(hào)延遲或者信號(hào)延遲不匹配可能導(dǎo)致時(shí)序錯(cuò)誤和邏輯器件功能混亂。

產(chǎn)品升級(jí)，新產(chǎn)品的開發(fā)都需要做電路板設(shè)計(jì)。在找電路板設(shè)計(jì)開發(fā)的過(guò)程中會(huì)遇到些坑呢？

一、 大家關(guān)注的應(yīng)該功能，我的這家公司能不能設(shè)計(jì)出我想要電路板。

二、是價(jià)格，一個(gè)是電路板設(shè)計(jì)的價(jià)格和單個(gè)的電路板價(jià)格。

先來(lái)說(shuō)Di一個(gè)問(wèn)題，其實(shí)Di一個(gè)問(wèn)題有些復(fù)雜。

功能要求來(lái)說(shuō)，一個(gè)產(chǎn)品的完1美，是需要不斷的改善的過(guò)程。還有一個(gè)考慮工程師能力的時(shí)候。因?yàn)椴皇菍I(yè)很難看出工程師的功力如何。