廣州蘇盈電子--傳輸5.6mmMINI PCI-E 插槽--mini PCIE；

PCIe4.0推出后，不到2年就發(fā)布了PCIe5.0規(guī)范。根據(jù)市場(chǎng)的發(fā)展，對(duì)I/O帶寬的需求每三年就會(huì)翻一番，所以PCIe5.0是一個(gè)早就該有的規(guī)范。目前PCI-SIG的工作只是在補(bǔ)進(jìn)度。得益于PCI-SIG的努力，今年5月正式推出了PCIe5.0規(guī)范，出現(xiàn)了很多設(shè)計(jì)插件，終端產(chǎn)品有望在2020年陸續(xù)推出。與PCIe4.0相比，PCIe5.0的性能提高了一倍，信號(hào)速率達(dá)到32Gb/s，單通道帶寬提高到32GB/2，x16帶寬提高到128GB/s，保持向后兼容(支持4.0~1.0)。

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現(xiàn)在，PCIe4.0的終端產(chǎn)品正在快速進(jìn)入市場(chǎng)，而PCIe5.0的產(chǎn)品，也已推出，預(yù)期采用此規(guī)格的終端產(chǎn)品將于明年繼續(xù)推出，到2021年將有更多的產(chǎn)品被導(dǎo)入。不過(guò)，今年大的新聞，還是PCIe6.0草案0.3的發(fā)布，這一規(guī)范在今年十月份才發(fā)布。理查德·索洛蒙指出，新標(biāo)準(zhǔn)將把頻寬提高到更高的水平，信號(hào)速率達(dá)到64GT/s。

另外，不歸零(NRZ)傳輸技術(shù)也有了很大的發(fā)展，演變?yōu)樗碾A脈沖幅度調(diào)變(PAM-4)。這一變化的主要原因是，NRZ在高速傳輸時(shí)，信號(hào)很容易衰減，而為了實(shí)現(xiàn)寬高頻傳輸，所以采用了PAM-4信號(hào)。因?yàn)镻AM-4可以實(shí)現(xiàn)4種可能的電壓位準(zhǔn)，每個(gè)符號(hào)代表2個(gè)位元，理論上PAM-4可以達(dá)到NRZ的兩倍速率。

現(xiàn)在PCIe3.0標(biāo)準(zhǔn)使用廣的實(shí)際上是10年前(2010年)制定的標(biāo)準(zhǔn)，而現(xiàn)在部分設(shè)備仍在使用的PCIe2.0標(biāo)準(zhǔn)，則更早地在2006年制定了。該P(yáng)CIe2.0采用8b/10b的編碼方式，具有2.5GT/s的信號(hào)速率；該P(yáng)CIe3.0采用128b/130b的編碼方式，信號(hào)速率增加到8GT/s；該P(yáng)CIe4.0又一次翻番，達(dá)到16GT/s。因此就帶寬而言，當(dāng)帶寬為16bit時(shí)，PCIe3.0是32GB/s，而PCIe4.0是64GB/s的兩倍。寬帶越大，吞吐量就越大，這意味著在同樣的時(shí)間內(nèi)，傳輸?shù)臄?shù)據(jù)量也會(huì)越大。正如道路越寬，能同時(shí)通過(guò)的車輛就越多一樣。