所謂封裝測(cè)試其實(shí)就是封裝后測(cè)試,把已制造完成的半導(dǎo)體元件進(jìn)行結(jié)構(gòu)及電氣功能的確認(rèn)，以保證半導(dǎo)體元件符合系統(tǒng)的需求的過程稱為封裝后測(cè)試。半導(dǎo)體生產(chǎn)流程由晶圓制造、晶圓測(cè)試、芯片封裝和封裝后測(cè)試組成。所謂封裝測(cè)試其實(shí)就是封裝后測(cè)試,把已制造完成的半導(dǎo)體元件進(jìn)行結(jié)構(gòu)及電氣功能的確認(rèn)，以保證半導(dǎo)體元件符合系統(tǒng)的需求的過程稱為封裝后測(cè)試。WLP(WaferLevelPackaging)：晶圓級(jí)封裝，是一種以BGA為基礎(chǔ)經(jīng)過改進(jìn)和提高的CSP，直接在晶圓上進(jìn)行大多數(shù)或是全部的封裝測(cè)試程序，之后再進(jìn)行切割制成單顆組件的方式。也可稱為終段測(cè)試Final Test.在此之前，由于封裝成本較高整片晶元還必須經(jīng)過針測(cè)Probe Test。

封裝過程中會(huì)遇到的問題及解決措施：
為防止在封裝工序和/或可靠性測(cè)試過程中曼延，必須控制切割工序在裸片邊緣產(chǎn)生的裂縫。此外，這種封裝技術(shù)的聚合物層末端靠近裸片邊緣，因?yàn)闊崤蛎浵禂?shù)（CTE）失匹，這個(gè)區(qū)域會(huì)出現(xiàn)附加的殘余應(yīng)力。為預(yù)防這些問題發(fā)生，新技術(shù)提出有側(cè)壁的扇入型封裝解決方案。全球競(jìng)爭(zhēng)格局：封測(cè)環(huán)節(jié)是我國較早進(jìn)入半導(dǎo)體的領(lǐng)域，同時(shí)也是中國半導(dǎo)體行業(yè)目前發(fā)展較為成熟、增長較為穩(wěn)定，未來比較有希望實(shí)現(xiàn)國產(chǎn)替代的領(lǐng)域。具體做法是，采用與扇出型封裝相同的制程，給裸片加一保護(hù)層(幾十微米厚)，將其完全封閉起來，封裝大小不變，只是增加了一個(gè)機(jī)械保護(hù)罩。

Dual此封裝形式的特點(diǎn)是引腳全部在兩邊，而且引腳的數(shù)量不算多。它的封裝形式比較多，又可細(xì)分為SOT、SOP、SOJ、SSOP、HSOP及其他。表面貼片封裝根據(jù)引腳所處的位置可分為：Single-ended(引腳在一面)、Dual(引腳在兩邊)、Quad(引腳在四邊)、Bottom(引腳在下面)、BGA(引腳排成矩陣結(jié)構(gòu))及其他。DIP(DualIn-linePACkage)：雙列直插式封裝，插裝型封裝之一，指采用雙列直插形式封裝的集成電路芯片，體積比較大。半導(dǎo)體生產(chǎn)流程由晶圓制造、晶圓測(cè)試、芯片封裝和封裝后測(cè)試組成。也可稱為終段測(cè)試Final Test.在此之前，由于封裝成本較高整片晶元還必須經(jīng)過針測(cè)Probe Test。